西門子數字化工業軟件日前推出創新的Calibre?  DesignEnhancer軟件，可以讓集成電路 (IC)、布局布線 (P&R) 和全定制設計團隊在IC設計和驗證過程的早期，進行自動化“Calibre設計即正確”的版圖修改優化，進而大幅地提高生產率、提升設計質量并縮短上市時間。

Calibre DesignEnhancer是西門子Calibre? nmPlatform物理驗證平臺一系列“左移”工具的新成果，能夠賦能定制和數字設計團隊快速、準確地優化其設計，以減少或消除電壓降 (IR drop) 和電遷移 (EM) 問題，從而增強物理驗證的準備效能。通過支持IC設計和實施階段的版圖自動優化，Calibre DesignEnhancer工具可以幫助客戶更快地達成“DRC-Clean”以實現Tapeout，同時提高設計的可制造性和電路可靠性。

STMicroelectronics智能電源技術研發設計支持總監Pier Luigi Rolandi表示：

“Calibre DesignEnhancer 解決方案幫助我們持續增強IC設計，在解決超規格電阻和 IR 降壓問題等方面功效顯著。”

在對 IC 設計執行物理驗證之前，工程師們往往依靠第三方 P&R 工具來整合設計以進行可制造性 (DFM) 優化，這通常需要重復執行多次耗時運算才能得到“DRC-Clean”的結果；而使用西門子Calibre DesignEnhancer工具，設計團隊可以在準備用于物理驗證的版圖過程中，顯著縮短周轉時間并減少 EM/IR 問題。

Calibre DesignEnhancer 工具目前提供三種使用模型

西門子數字化工業軟件Calibre設計解決方案物理驗證產品管理總監Michael White表示：

“的 IC 設計環境充滿挑戰，采用先進工藝的工程團隊在工作中往往受到既定的面積和項目時間約束，因此很難優化版圖以實現可制造性和高性能；而使用 Calibre DesignEnhancer 軟件，設計人員可以在設計周期的早期發揮 Calibre 的多邊形處理速度和精度優勢，避免設計周期后期出現意外。”

Calibre DesignEnhancer解決方案采用經過市場驗證的技術、引擎和Calibre規則集，可以幫助客戶獲得“設計即正確”、Calibre DRC-Clean的結果，同時signoff驗證質量。該解決方案能夠讀取OASIS、GDS和LEF/DEF作為輸入文件，并使用OASIS、GDS或增量DEF文件的任意組合來輸出版圖修改，這樣可以幫助設計團隊輕松地將Calibre DesignEnhancer的修改結果反向標注到設計數據庫中，以供常用工具執行功耗和時序分析，從而可在設計創建生命周期的早期進行進一步分析。

Calibre DesignEnhancer工具利用行業接口標準，與所有的主流設計和實施環境集成，可提供易于使用的工作環境。Calibre DesignEnhancer套件現在可供所有支持130 nm到2 nm設計的晶圓代工廠使用，具體取決于使用模型和技術。